Hybrides 2D

Jul 07, 2023

Nature Band 618, Seiten 57–62 (2023)Diesen Artikel zitieren

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Details zu den Metriken

Die Nutzung der hervorragenden elektronischen Eigenschaften zweidimensionaler (2D) Materialien zur Herstellung fortschrittlicher elektronischer Schaltkreise ist ein Hauptziel der Halbleiterindustrie1,2. Die meisten Studien auf diesem Gebiet beschränkten sich jedoch auf die Herstellung und Charakterisierung isolierter großer (mehr als 1 µm2) Bauelemente auf nichtfunktionalen SiO2-Si-Substraten. Einige Studien haben einschichtiges Graphen auf Silizium-Mikrochips als großflächige (mehr als 500 µm2) Verbindung3 und als Kanal großer Transistoren (ungefähr 16,5 µm2) integriert (Ref. 4,5), aber in allen Fällen war die Integrationsdichte gering Es wurde keine Berechnung durchgeführt und die Manipulation einschichtiger 2D-Materialien war eine Herausforderung, da natürliche Nadellöcher und Risse während der Übertragung die Variabilität erhöhen und die Ausbeute verringern. Hier präsentieren wir die Herstellung von 2D-CMOS-Hybrid-Mikrochips mit hoher Integrationsdichte für memristive Anwendungen – CMOS steht für Complementary Metal-Oxide-Semiconductor. Wir übertragen eine Schicht aus mehrschichtigem hexagonalem Bornitrid auf die Back-End-of-Line-Verbindungen von Silizium-Mikrochips, die CMOS-Transistoren des 180-nm-Knotens enthalten, und finalisieren die Schaltkreise durch Strukturieren der oberen Elektroden und Verbindungen. Die CMOS-Transistoren bieten eine hervorragende Kontrolle über die Ströme durch die Memristoren aus hexagonalem Bornitrid, wodurch wir Lebensdauern von etwa 5 Millionen Zyklen in Memristoren mit einer Größe von nur 0,053 µm2 erreichen können. Wir demonstrieren In-Memory-Berechnungen durch die Konstruktion von Logikgattern und messen vom Spike-Timing abhängige Plastizitätssignale, die für die Implementierung von Spike-Neuronalen Netzen geeignet sind. Die erreichte hohe Leistung und der relativ hohe Technologiereifegrad stellen einen bemerkenswerten Fortschritt in Richtung der Integration von 2D-Materialien in mikroelektronische Produkte und memristive Anwendungen dar.

Unsere 2 cm × 2 cm großen Silizium-Mikrochips wurden mithilfe der Synopsys-Software entworfen und in einem 200-mm-Siliziumwafer in einem industriellen Reinraum unter Verwendung eines 180-nm-CMOS-Technologieknotens hergestellt (Abb. 1a und Extended Data Abb. 1). Die in dieser Studie hergestellten Schaltkreise bestehen aus 5 × 5 Kreuzschienenarrays aus Ein-Transistor-Ein-Memristor-Zellen (1T1M, Abb. 1b, c und ergänzende Abbildung 1), obwohl einige eigenständige Memristoren und CMOS-Transistoren als Referenz hergestellt wurden (ergänzende). Abb. 2). Die Mikrochips wurden entwickelt, um die Memristoren in die Back-End-of-Line-Verbindungen (BEOL) zu integrieren. das heißt, sie wurden an der letzten Metallisierungsschicht (vierte in unserem Wafer) abgeschlossen und blieben ohne Passivierung. Daher wächst auf den Wafern auf natürliche Weise Siliziumoxid, wenn diese aus dem industriellen Reinraum entnommen werden (Abb. 1d), das leicht weggeätzt werden kann, um die Wolframdurchkontaktierungen freizulegen (Abb. 1e und ergänzende Abb. 3). Dann wurde eine etwa 18 Schichten dicke Schicht aus hexagonalem Bornitrid (h-BN) (d. h. etwa 6 nm), die mittels chemischer Gasphasenabscheidung (CVD) auf einem Cu-Substrat gewachsen war, auf die Mikrochips übertragen (Abb . 1f) unter Verwendung eines Niedertemperaturverfahrens (Methoden). Schließlich wurde das h-BN auf den Kontaktpads geätzt und obere Elektroden aus verschiedenen Materialien (d. h. Au-Ti, Au oder Ag) wurden strukturiert und auf dem h-BN abgeschieden, um die Schaltkreise fertigzustellen (Abb. 1g). .

a, Foto der 2 cm × 2 cm großen Mikrochips, die die CMOS-Schaltung enthalten. b,c, Lichtmikroskopische Bilder eines Teils des Mikrochips, der ein 5 × 5-Kreuzbalken-Array aus 1T1 M-Zellen enthält, wie erhalten (b) und nach der Herstellung (c). Die Größe der quadratischen Pads beträgt 50 μm × 50 μm. d–f, Topografische Karten, die mit Rasterkraftmikroskopie der Durchkontaktierungen in den 5 × 5-Crossbar-Arrays auf den Wafern im erhaltenen Zustand (d), nach dem Ätzen mit nativem Oxid (e) und nach der Übertragung der h-BN-Folie (f) erstellt wurden ). g, Lichtmikroskopbild eines fertigen 5 × 5-Crossbar-Arrays von 1T1M, d. h. nach h-BN-Transfer und Abscheidung der oberen Elektroden. h, ringförmiges Hochwinkel-Dunkelfeld-Rastertransmissionselektronenmikroskop-Querschnittsbild einer 1T1M-Zelle im Crossbar-Array. Der 20 nm × 16 nm große Einschub zeigt ein TEM-Querschnittsbild des Au-Ti-h-BN-W-Memristors auf dem Via; Man erkennt die korrekte Schichtstruktur von h-BN. Maßstabsbalken, d–f, 10 μm; g, 25 μm; h, 600 nm.

Da die Wolfram-Durchkontaktierungen der vierten Metallisierungsschicht einen Durchmesser von etwa 260 nm haben (Abb. 1h und ergänzende Abb. 3), beträgt die laterale Größe der resultierenden h-BN-Memristoren höchstens 0,053 µm2. Abbildung 1h zeigt ein ringförmiges Dunkelfeld-Rastertransmissionselektronenmikroskop-Querschnittsbild einer 1T1M-Zelle (mit oberer Au-Ti-Elektrode) in der Kreuzschienenanordnung (Ergänzende Abbildungen 4 und 5). Die korrekte Schichtstruktur des h-BN-Stapels wird vor und nach der Übertragung mittels Querschnitts-Transmissionselektronenmikroskopie (TEM) bestätigt (Einschub in Abb. 1h und erweiterte Daten in Abb. 2). Nanochemische Analysen mittels Elektronenenergieverlustspektroskopie belegen die korrekte Zusammensetzung der h-BN-Schicht (Extended Data Abb. 3). Die optischen Mikroskopbilder (Abb. 1c) zeigen, dass die h-BN-Folie während der Übertragung keine Risse bekommt; Dies ist ein wichtiger Vorteil der Verwendung von etwa 6 nm dicken 2D-Schichtmaterialien und erhöht die Ausbeute der Geräte und Schaltkreise im Vergleich zu Gegenstücken, die einschichtige 2D-Materialien verwenden6.

Wenn wir Sequenzen rampenförmiger Spannungsspannungen (RVS) auf mehrere eigenständige 0,053 µm2 große Au-Ti-h-BN-W-Strukturen anwenden, zeigen die meisten (ungefähr 90 %) von ihnen unregelmäßige Stromschwankungen und es wird kein Widerstandsschalten (RS) beobachtet (Abb . 2a); Die Ströme erreichen keinen linearen Bereich (d. h. dielektrischen Durchschlag), selbst wenn wir 11 V anlegen. Dies ist auffällig, weil die meisten (mehr als 75 %) h-BN-Geräte mit größeren Flächen (25 µm2) dielektrische Durchschlagsspannungen (VDB) aufweisen. zwischen 3 und 11 V, gefolgt von einem fadenförmigen nichtflüchtigen bipolaren RS6. Der Grund dürfte in der geringeren Wahrscheinlichkeit liegen, bei kleinen Geräten Cluster von Fehlern zu finden, was die VDB deutlich erhöht (Lit. 7). Wenige (ungefähr 10 %) 0,053 µm2 Au-Ti-h-BN-W-Strukturen zeigen VDB zwischen ungefähr 2,5 und 4 V, gefolgt von einem fadenförmigen nichtflüchtigen bipolaren RS (wenn eine Strombegrenzung von 1 mA oder höher angewendet wird, ergänzende Abbildung 6). ). Allerdings beträgt die Lebensdauer nur etwa 100 Zyklen, was hauptsächlich auf die schlechte Steuerbarkeit des Stroms durch den Memristor und das Überschwingen während des dielektrischen Durchschlags zurückzuführen ist6.

a, Elektrische Charakterisierung von 0,053 µm2 großen Au-Ti-h-BN-W-Strukturen, die unregelmäßige Stromschwankungen und kein stabiles RS zeigen (jede Farblinie entspricht einem RVS mit zwei Polaritäten). b, Typische Ausgangscharakteristik aller eigenständigen CMOS-Transistoren. c, Typischer nichtflüchtiger bipolarer RS, gemessen in den meisten 1T1M-Zellen mit einem Au-Ti-h-BN-W-Memristor und einem CMOS-Transistor (bei Anlegen von VG = 1,1 V). d–f, Ausdauerdiagramme einer 1T1M-Zelle, die etwa 1,4 Millionen Zyklen und 1 Million Zyklen für Schreibimpulsdauern von 0,1 ms (d) und 1 ms (f) zeigen. e, RLRS und RHRS in einer 1T1M-Zelle bei Anwendung gepulster Spannungsbelastungen unterschiedlicher Dauer. g, Ausdauerdiagramm, das nichtflüchtige bipolare RS bei VG = 1 V für 1T1M-Zellen mit Au-h-BN-W-Memristoren zeigt. Alle Dauertests wurden nach dem empfohlenen Charakterisierungsverfahren durchgeführt, das in Ref. beschrieben ist. 42. h, Spannung und Strom über der Zeit in einer 1T1M-Zelle mit Ag-h-BN-W-Memristor, die eine niedrige Schaltenergie zeigt. i, STDP-Charakteristik der 1T1M-Zelle mit Au-Ti-h-BN-W-Memristor. Vor der STDP-Charakterisierung werden die Geräte immer auf den gleichen Anfangsleitwert eingestellt (untere Kastendiagramme, die sich auf die rechte y-Achse beziehen).

Im Gegenteil, der CMOS-Transistor in der 1T1M-Zelle kann den Strom durch den h-BN-Memristor präzise steuern und Stromüberschwinger vermeiden, was zu einer hervorragenden Leistung führt. Zuerst erhalten wir die Ausgangscharakteristik eines eigenständigen CMOS-Transistors, indem wir eine konstante Spannung an das Gate (VG) und einen RVS an den Drain (VDS) anlegen und den Drain-Source-Strom (IDS) messen; Der CMOS-Transistor funktioniert wie erwartet ordnungsgemäß (Abb. 2b). Und zweitens messen wir die 1T1M-Zelle, indem wir RVS an der oberen Au-Ti-Elektrode des Memristors anlegen, während wir den Source-Anschluss des Transistors geerdet halten und gleichzeitig eine konstante VG anlegen. Wenn eine RVS-Sequenz an die obere Elektrode der Au-Ti-h-BN-W-Struktur mit VG = 1,1 V angelegt wird, zeigen die meisten 1T1M-Zellen nichtflüchtiges bipolares RS (Abb. 2c und erweiterte Daten Abb. 4). Die hohen Zustandswiderstände (RHRS von etwa 200 MΩ und RLRS von etwa 200 KΩ) – vorteilhaft zur Reduzierung des Stromverbrauchs –, die Nichtlinearität der Ströme in beiden Zuständen und die progressiven Zustandsübergänge weisen darauf hin, dass der RS ​​nicht filamentartig ist8. Wir sehen jedoch einen Aktivierungsprozess, da das erste RVS die Leitfähigkeit der Geräte leicht erhöht (d. h. den h-BN-Stapel sanft abbaut, blaue Linie in Abb. 2c und erweiterte Daten in Abb. 4). Im ersten Mikrochip, den wir hergestellt haben, wurde dieses stabile, nicht-filamentäre bipolare RS-Regime in 32 von 40 Zellen beobachtet (Ausbeute 80 %), und im letzten Mikrochip wurde es in 25 von 25 Geräten beobachtet (Ausbeute 100 %). Im Gegensatz dazu zeigten eigenständige Au-Ti-h-BN-W-Strukturen von 0,053 µm2 und 1T1M-Zellen ohne h-BN dieses Verhalten nie; Dies bestätigt, dass der RS ​​vom h-BN-Stapel erzeugt wird und dass der CMOS-Transistor der Schlüssel zur Steuerung seiner sanften Verschlechterung ist. Beachten Sie, dass in den eigenständigen Au-Ti-h-BN-W-Strukturen der Strom durch den Halbleiterparameteranalysator begrenzt wird, dessen Aktivierungszeit lang ist (ungefähr 70 µs) und die parasitäre Kapazität hoch ist (ungefähr 300 pF, bezogen auf die Kabel). 9; Im Gegenteil, in der 1T1M-Zelle fungiert der Serientransistor als momentane Strombegrenzung (er kann nicht mehr Strom treiben, als die Größe seines Kanals zulässt) und die parasitäre Kapazität ist viel geringer (ungefähr 50 pF, interne Verbindungen im Mikrochip). ), was die Dauer der Schalttransienten und unerwünschten Ströme durch die Au-Ti-h-BN-W-Struktur verringert10. Die Werte von RHRS und RLRS sind über die Zeit stabil und mehrere stabile Leitfähigkeitsniveaus können programmiert werden, indem entweder VG während des Einstellvorgangs angepasst wird (wodurch RLRS fixiert wird) und/oder indem die Endspannung des negativen RVS angepasst wird (wodurch RHRS fixiert wird, erweitert). Daten Abb. 5).

Die überraschendste Beobachtung betrifft jedoch die Lebensdauer, die bei Anwendung von Sequenzen gepulster Spannungsbelastungen problemlos 2,5 Millionen Zyklen erreicht (Abb. 2d–f). Unter dieser Art von Belastung können die Werte von RHRS, RLRS und RLRS/RHRS auf drei verschiedene Arten genau gesteuert werden: durch Abstimmung der Dauer des Schreibimpulses, durch Abstimmung der Amplitude des Schreibimpulses und durch Abstimmung der Amplitude des Schreibimpulses Löschimpuls (Abb. 2d–f und erweiterte Daten Abb. 6). Diese Lebensdauer ist angesichts der geringen Größe der Memristoren (Ergänzende Anmerkung 2) sehr hoch und ähnelt der von kommerziellen Widerstandsspeichern mit wahlfreiem Zugriff auf Metalloxidbasis (0,5 Millionen Zyklen)11 und Phasenwechselspeichern (10 Millionen Zyklen)12 ,13. Allerdings ist die Schaltzeit der 1T1M-Zellen mit oberen Au-Ti-Elektroden ziemlich lang (tSET von 232 µs und tRESET von 783 ns, Extended Data Abb. 7).

Die Eigenschaften der 1T1M-Zellen können durch verschiedene Top-Elektroden angepasst werden (Extended Data Abb. 8). Wenn Au-Elektroden verwendet werden, zeigen die Geräte ein zuverlässiges Schalten bei niedrigeren Zustandswiderständen (Abb. 2g) sowie eine kürzere Schaltzeit (t) und eine geringere Schaltenergie (E), und wenn Ag-Elektroden verwendet werden, können diese Werte erhöht werden bis hin zu tSET = 680 ns, tRESET = 60 ns, ESET = 21,11 pJ und ERESET = 1,41 pJ (Abb. 2h). Die Gründe für diese Beobachtungen sind das Fehlen einer Ti-Grenzschicht (die dazu neigt, Sauerstoff zu absorbieren, was den Widerstand außerhalb der Ebene erhöht) und die höhere Leitfähigkeit und Diffusionsfähigkeit von AuX+- und AgX+-Ionen14 (Ergänzende Anmerkung 1). Die bei h-BN-CMOS 1T1M-Zellen mit Au-Ti-Elektroden beobachtete Leistung könnte es ihnen ermöglichen, Nischenanwendungen zwischen NAND-Flash und DRAM innerhalb der Speicherhierarchie (z. B. persistenter Speicher) abzudecken, und bei Verwendung von Au- oder Ag-Elektroden könnte ihre Leistung zutreffen gelten für anwendungsspezifische integrierte Schaltkreise mit geringem Stromverbrauch im Internet der Dinge15 (ergänzende Abbildung 12).

Auf der Grundlage der oben gemessenen Leistungsmetriken weisen die hybriden 2D-CMOS-1T1M-Zellen ein gutes Potenzial für die Datenberechnung auf. Das hohe RHRS/RLRS-Verhältnis und die Stabilität der Widerstandszustände über die Zeit ermöglichen es uns, In-Memory-Rechenoperationen zu implementieren und dabei die internen Verbindungen unseres 5 × 5-Crossbar-Arrays aus 2D-CMOS 1T1M-Zellen zu nutzen. Als Proof of Concept haben wir „ODER“- und „Implikations“-Operationen realisiert (Extended Data Abb. 9), obwohl komplexere Operationen leicht realisiert werden könnten, indem die Verbindungen zwischen den Geräten durch kundenspezifisches Design geändert werden.

Darüber hinaus zeigen die 1T1M-Zellen mit Au-Ti-h-BN-W-Memristoren eine Spike-Timing-abhängige Plastizität (STDP), wenn Paare zeitlich versetzter gepulster Spannungsspannungen am Ein- und Ausgang angelegt werden (Abb. 2i). Diese nichtflüchtige RS-Leistung ist sehr attraktiv für den Aufbau elektronischer Synapsen für Spiking Neural Networks (SNNs)16, die weniger Energie verbrauchen als herkömmliche tiefe neuronale Netzwerke17.

Obwohl die Implementierung eines zuverlässigen memristiven SNN auf der Basis von 2D-Materialien, der mit den neuesten Entwicklungen18,19 konkurrieren kann, mithilfe von Hardware aufgrund der geringeren Reife dieser Materialien noch nicht erreichbar ist, können wir die Leistung eines erstellten SNN analysieren von Memristoren, die STDP-Eigenschaften aufweisen, wie in Abb. 2i (Ergänzende Anmerkung 3). Zunächst passen wir die gemessenen STDP-Daten aus Abb. 2i, einschließlich der Variabilität von Gerät zu Gerät, an, indem wir ein exponentielles Abklingmodell verwenden, um die Lernregel zu implementieren (ergänzende Abb. 13). Zweitens simulieren wir ein SNN, um die Fähigkeit zum unbeaufsichtigten Lernen zu demonstrieren (Abb. 3a), und vergleichen es, indem wir die Bilder aus der Datenbank des Modified National Institute of Standards and Technology (MNIST) mit handgeschriebenen Ziffern 20, 21 (Methoden) klassifizieren. Das SNN verfügt über 784 Eingabeneuronen, eine erregende Schicht aus 400 Neuronen und eine hemmende Schicht aus 400 Neuronen sowie einen Entscheidungsblock, der bestimmt, welche Ziffer (0–9) am wahrscheinlichsten durch das Eingabemuster repräsentiert wird. Wir haben das SNN mit dem vollständigen MNIST-Datensatz trainiert und die Genauigkeit alle 1.000 Bilder bewertet. Abbildung 3b–d zeigt die drei wichtigsten Gütefaktoren für diese Art von SNNs (d. h. die Entwicklung der synaptischen Gewichte mit der Anzahl der Trainingsbilder, die Verwirrungsmatrix des Netzwerks und die Trainingsgenauigkeit im Verhältnis zur Anzahl der Trainingsbilder) und Sie alle weisen auf eine hervorragende Leistung hin. Um die Gerätevariabilität zu berücksichtigen, haben wir eine Monte-Carlo-Simulation mit 50 Iterationen in Betracht gezogen, die die exponentielle Anpassung des STDP-Diagramms und den Anfangswert der Synapsen randomisiert. Die beobachteten Abweichungen in der Genauigkeit sind sehr gering (weniger als 5 %, Abb . 3d und ergänzende Abb. 14). Die beste durchschnittliche Genauigkeit erreicht etwa 90 %, was angesichts der Einfachheit des SNN und des unbeaufsichtigten Trainingsprotokolls ein sehr hoher Wert ist (Ergänzungstabelle 4).

a, Struktur des betrachteten SNN. Jedes MNIST-Bild wird in einen 784 × 1-Spaltenvektor umgeformt und die Intensität der Pixel wird anhand der Feuerfrequenz der Eingabeneuronen codiert. Die einzigen trainierbaren Synapsen sind diejenigen, die die Eingangsschicht mit der erregenden Schicht verbinden, und sie werden mit der STDP-Charakteristik der CMOS-h-BN-basierten 1T1M-Zellen modelliert. Das Lernen erfolgt unbeaufsichtigt und die Neuronen werden erst nach dem Training markiert. Diese Label-Neuron-Zuweisungen werden dann zusammen mit den Auslösemustern der Neuronen in den Entscheidungsblock eingespeist, um auf die Klasse des in der Eingabe präsentierten Bildes zu schließen. b, Entwicklung der synaptischen Verbindungen zwischen der Eingangs- und der Erregungsschicht während des Trainings für den Fall von 400 erregenden und/oder hemmenden Neuronen. Das rote Quadrat kennzeichnet 784 Synapsen, die in einer 28 × 28-Darstellung angeordnet sind. c, Verwirrungsmatrix, die die Klassifizierungsgenauigkeit für jede Klasse aus dem Datensatz angibt. d, Klassifizierungsgenauigkeit als Funktion der Anzahl der präsentierten Trainingsbilder für das neuronale Netzwerk bestehend aus 400 erregenden und/oder hemmenden Neuronen. Die Fehlerbalken zeigen die Standardabweichung für 50 Monte-Carlo-Simulationsläufe für jeden Genauigkeitspunkt. e, Schaltplan des vorgeschlagenen Neuron-Synapse-Neuron-Blocks, der h-BN-basierte 1T1M-Zellen und CMOS-Schaltkreise kombiniert. Die Farben kennzeichnen das komplette Neuron (grauer umlaufender Kasten), den Kernblock (hellblauer Kasten) und die einzelnen Bausteine ​​(hellroter Kasten). CCY, aktueller Förderer. f, SPICE-Simulation der prä- und postsynaptischen Signale, die auf das CMOS-h-BN-basierte 1T1M angewendet werden. g, SPICE-Simulation des Membranpotentials des Neurons. Aufgrund der adaptiven Auslöseschwelle trennen sich die Auslöseereignisse zunehmend voneinander.

Wir schlagen außerdem eine CMOS-Schaltung für die Hardware-Implementierung eines elektronischen Neurons auf Basis unserer h-BN-Memristoren vor (Abb. 3e), die in der Lage ist, die adaptive Zündschwelle und die Refraktärzeit nach dem Zünden (prä- und postsynaptische Spuren usw.) zu berücksichtigen die Entwicklung des Membranpotentials, simuliert mittels SPICE, in Abb. 3f,g).

Heutzutage enthalten nur sehr wenige kommerzielle elektronische Produkte bereits 2D-Materialien, und diejenigen, die dies tun (Sensoren22, Spezialkameras23), verwenden eine sehr niedrige Integrationsdichte (mehr als 100 µm2 pro Gerät), da bei größeren Geräten die lokalen Defekte im 2D-Material nicht so sind schädlich. Unsere hybriden 2D-CMOS-Mikrochips sind noch lange nicht produktionsreif, aber wir können mit Sicherheit behaupten, dass unsere Arbeit den höchsten Leistungs- und Technologiereifegrad darstellt, der jemals bei elektronischen Geräten oder Schaltkreisen auf der Basis von 2D-Materialien mit hoher Integrationsdichte erreicht wurde. Die elektrischen Eigenschaften der mit einem CMOS-Transistor verbundenen h-BN-Memristoren sind denen von eigenständigen h-BN-Memristoren6,24,25,26,27 und h-BN-Memristoren, die mit 2D-Transistoren auf Materialbasis verbunden sind, um Größenordnungen überlegen28,29 .

Die zum Schalten unserer Geräte benötigten Spannungen (von ±1,4 bis ±5 V) sind im Vergleich zu anderen Prototypen im Bereich der 2D-Materialien niedrig (sogar mehr als 20 V)30,31,32, aber immer noch höher als die beim 180 verwendeten nm CMOS-Knoten. Dennoch stellt dies kein Hindernis für die Entwicklung dieser Technologie dar, da es viele kommerzielle Mikrochips gibt, die mit viel höheren Spannungen arbeiten; Dies gilt für alle Flash-Speicher33 (moderne 3D-NAND-Flash-Speicher werden mit etwa 20 V programmiert)34 und alle Bipolar-CMOS-Mikrochips für Automobilanwendungen (die bis zu 40 V benötigen)35. Strategien zur Herstellung von Wafern mit Geräten, die bei unterschiedlichen Spannungen arbeiten, sind weit verbreitet36, und viele Unternehmen37,38 bieten Versionen ihrer 180-nm-CMOS-Technologie an, die bei hohen Spannungen von mehr als 18 V arbeiten. Beachten Sie, dass von Unternehmen entwickelte Prototypen von memristiven Geräten auch bei ±5 arbeiten V (Lit. 39).

Abschließend möchten wir darauf hinweisen, dass die Verwendung von Au- und Ag-Elektroden auf den ersten Blick möglicherweise nicht ideal erscheint, da sie in Front-End-of-Line-Prozessen (FEOL) als Verunreinigung eingestuft werden. Unsere h-BN-Memristoren sind jedoch in die neueste Metallschicht der BEOL-Verbindungen integriert (Abb. 1h), wo normalerweise Au-Pads, Liner und Drähte verwendet werden40 (Erweiterte Daten Abb. 10). Die Halbleiterindustrie hat auch ferroelektrische Speicher mit einem hohen Gehalt an Iridium41 (einem in FEOL-Prozessen verbotenen Schadstoffmaterial) entwickelt, und Unternehmen, die auf dem Gebiet der 2D-Materialien tätig sind, verwenden Au-Elektroden in ihren Studien und FEOL-Prototypen (Ergänzungstabelle 5). Daher steht die Verwendung von Au-, Au-Ti- oder Ag-Elektroden in unseren hybriden 2D-CMOS-Mikrochips für memristive Anwendungen ihrer Übernahme durch die Industrie nicht entgegen.

Die Metalloxid-Halbleiter-Feldeffekttransistorschaltungen wurden in einer Standard-CMOS-Gießerei hergestellt. Die Größe der Wafer beträgt 200 mm und der Technologieknoten betrug 180 nm. Jeder Wafer enthielt 60 Chips mit einer Größe von 2 cm × 2 cm, und jeder von ihnen enthielt unterschiedliche Schaltkreise, einschließlich der unfertigen Memristoren, fertigen Transistoren und unfertigen 5 × 5 Crossbar-Arrays aus 1T1M-Zellen. Als wir den Siliziumwafer ohne Passivierungsschicht erhielten, schnitten wir ihn zuerst, um die Mikrochips zu trennen, und ätzten dann das native Oxid, indem wir sie 1 Minute lang in eine verdünnte Flusssäurelösung (10:1) eintauchten, um das native Oxid (SiO2) zu ätzen. . Dieser Schritt wurde durchgeführt, um die leitfähigen Wolfram-Durchkontaktierungen freizulegen und einen guten elektrischen Kontakt mit 2D-Materialien herzustellen. Zweitens haben wir eine Folie aus mehrschichtigem h-BN (zuvor durch CVD auf einer Cu-Folie gewachsen) mithilfe einer Nassübertragungsmethode übertragen. Auf das geschnittene h-BN wurde eine Schicht aus Polymethylmethacrylat (PMMA) mit einer Dicke von etwa 300 nm aufgeschleudert. Die PMMA-h-BN-Cu-Probe wurde auf einer FeCl3-Lösung (0,1 g ml−1) abgeschieden, um das Cu-Substrat zu ätzen. Sobald das Cu verschwunden war, wurde die resultierende PMMA-h-BN-Probe in verdünnter HCl-Lösung (1) gewaschen mol l−1 für 1 Minute) und entionisiertes Wasser (für 1 Stunde). Die PMMA-h-BN-Probe wurde mit dem nativen oxidfreien CMOS-Mikrochip aufgenommen und in einer Trockenbox auf natürliche Weise getrocknet. Anschließend wurde das PMMA durch 24-stündiges Eintauchen der Probe in Aceton entfernt. Drittens verwendeten wir Fotolithographie (Mask Aligner von SÜSS MicroTec, Modell MJB4), um das h-BN auf der Oberseite des Metallpads freizulegen. Anschließend verwendeten wir ein Trockenätzverfahren mit Ar-O2-Plasma (Plasmareiniger von PVA TePla America Inc., Modell IoN 40), um das h-BN zu ätzen (300 W für 10 Minuten) und die Pads freizulegen. Schließlich verwendeten wir Photolithographie, Elektronenstrahlverdampfung (Kurt J. Lesker, Modell PVD75) und einen Lift-off-Prozess (1 Minute lang in Aceton spülen), um die oberen Elektroden und/oder Drain-Elektroden (3 nm Ti mit 40) zu strukturieren und abzuscheiden nm Au auf der Oberseite, ohne das Vakuum zu brechen, oder 50 nm Au oder 50 nm Ag). Der Prozess war einfach und reproduzierbar, obwohl wir glauben, dass er durch den Einsatz optimierter Methoden in einem industriellen Reinraum erheblich verbessert werden könnte. Idealerweise sollte das h-BN in großen CVD-Systemen (z. B. Aixtron43) gezüchtet und auf die Wafer übertragen werden, bevor sie mithilfe von Methoden wie Laser-Debonding44 in mehrere Mikrochips geschnitten werden. Beachten Sie, dass selbst große Unternehmen immer noch kleine (7,6 cm oder 3 Zoll) Röhrenöfen verwenden, um das h-BN für ihre Prototypen zu züchten45. Wir bestätigen auch, dass die Fertigstellung der Mikrochips und das Ätzen des Passivierungsfilms vor der Übertragung des h-BN gut funktioniert.

Die Morphologie der Geräte wurde mit einem optischen Mikroskop (DM 4000M, Leica), AFM (Dimension Icon, Bruker) und TEM (Titan Themis, FEI) untersucht. Die dünnen Lamellen für die TEM-Untersuchung wurden mit einem Rasterelektronenmikroskop mit fokussiertem Ionenstrahl (Helios G4 UX, Thermo Fisher Scientific) vorbereitet. Die elektrische Charakterisierung wurde mithilfe von zwei Sondenstationen (beide M150, Cascade) durchgeführt, die an verschiedene Halbleiterparameteranalysatoren angeschlossen waren: ein Keithley 4200 und ein Keysight B1500A. Alle IV-Kurven unter Gleichspannungen wurden mit dem Keithley 4200 im Rampenspannungs-Sweep-Modus erfasst, für den drei Source-Measure-Einheiten für Drain, Source und Gate benötigt werden. Außerdem wurden alle IV-Kurven im Pulsmodus mit dem Keysight B1500A mit zwei an Drain und Source angeschlossenen Wellenformgeneratoren/Schnellmesseinheiten erfasst. Ein Agilent E3631A DC-Netzteil wurde verwendet, um eine konstante Spannungsbelastung an das Transistor-Gate als Gate-Spannung für die Impulsmessung anzulegen. Alle Ausdauerdiagramme wurden mit der in Lit. beschriebenen empfohlenen Methode erfasst. 42.

Die SNN-Architektur20 wurde mit Brian2 (Ref. 46) entwickelt, einem in Python geschriebenen SNN-Simulator. Der Lernprozess basiert auf der empirischen Messung des STDP, die in den 1T1M-Zellen durchgeführt wird, die einen Au-Ti-h-BN-W-Memristor auf einem CMOS-Transistor kombinieren. Wir haben die Variabilität des Netzwerks berücksichtigt, indem wir eine Monte-Carlo-Engine betrieben haben. Wir haben die Genauigkeit des SNN während der Bildklassifizierung20 des MNIST-Datensatzes handgeschriebener Ziffern21 im Rahmen eines unbeaufsichtigten Lernschemas verglichen. Wir schlagen ein Modell auf Schaltungsebene für das Neuron-Synapse-Neuron-System sowie dessen Implementierung in SPICE vor. Eine detaillierte Beschreibung des SNN und seiner Leistung finden Sie in der Ergänzenden Anmerkung 3.

Die zur Bewertung der Schlussfolgerungen dieser Arbeit erforderlichen Daten sind online öffentlich verfügbar unter https://doi.org/10.5281/zenodo.7607096. Die Datensätze, die wir für das Benchmarking verwendet haben, sind in Ref. öffentlich verfügbar. 21. Die Trainingsmethoden sind in Lit. angegeben. 20.

Der hier verwendete Simulator Brian2 ist in Lit. öffentlich verfügbar. 46. ​​Die für die in „Methoden“ beschriebenen Simulationen verwendeten Codes sind online öffentlich verfügbar unter https://doi.org/10.5281/zenodo.7607096.

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Diese Arbeit wurde vom chinesischen Ministerium für Wissenschaft und Technologie (Zuschuss-Nr. 2019YFE0124200 und 2018YFE0100800), der National Natural Science Foundation of China (Zuschuss-Nr. 61874075) und dem Baseline-Förderprogramm der King Abdullah University of Science and Technology unterstützt .

Diese Autoren haben gleichermaßen beigetragen: Kaichen Zhu, Sebastian Pazos

Programm für Materialwissenschaft und -technik, Abteilung für Physikalische Wissenschaft und Technik, King Abdullah University of Science and Technology (KAUST), Thuwal, Saudi-Arabien

Kaichen Zhu, Sebastian Pazos, Fernando Aguirre, Yaqing Shen, Yue Yuan, Wenwen Zheng, Osamah Alharbi, Marco A. Villena, Bin Fang, Xixiang Zhang, Husam N. Alshareef und Mario Lanza

Institut für Mikroelektronik, Tsinghua-Universität, Peking, China

Xinyi Li und Huaqiang Wu

Abteilung für Elektronik, Information und Biotechnik, Politecnico von Mailand, Mailand, Italien

Alessandro Milozzi, Matteo Farronato und Daniele Ielmini

Abteilung für Wärme- und Fluidtechnik, Fakultät für Ingenieurtechnik, Universität Twente, Enschede, Niederlande

Miguel Muñoz-Rojo

Institut für Mikro- und Nanotechnologie, IMN-CNM, CSIC (CEI UAM+CSIC), Madrid, Spanien

Miguel Muñoz-Rojo

Institut für funktionelle Nano- und weiche Materialien, Collaborative Innovation Center of Suzhou Nanoscience and Technology, Soochow-Universität, Suzhou, China

Tao Wang

Abteilung für Computer-, Elektro- und Mathematikwissenschaften und Ingenieurwesen, King Abdullah University of Science and Technology, Thuwal, Saudi-Arabien

Ren Li & Hossein Fariborzi

Abteilung für Elektronik und Computertechnologie, Fakultät für Naturwissenschaften, Universität Granada, Granada, Spanien

Juan B. Roldan

Fachbereich Elektrotechnik und Medientechnik, Technische Hochschule Deggendorf, Deggendorf, Deutschland

Günther Benstetter

Institut für Mikroelektronik, TU Wien, Wien, Österreich

Tibor Grasser

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KZ, SP und ML haben die Experimente entworfen. XL und HW stellten die CMOS-Wafer zur Verfügung. KZ, YS, YY, WZ und OA stellten die hybriden 2D-CMOS-Mikrochips her. KZ und SP charakterisierten die Mikrochips. KZ hat die Logikgatter gemessen. RL, HF und TW unterstützten die elektrische Charakterisierung. FA hat die Simulation des neuronalen Netzwerks durchgeführt. MAV, BF, AM und MF halfen bei der Herstellung, Charakterisierung und Simulation von Strukturen, die in der Zwischenversion dieses Manuskripts enthalten waren und schließlich entfernt wurden. MM-R., JBR, GB, XZ, HA, TG und DI gaben technische Empfehlungen zur Herstellung, Charakterisierung und/oder Simulationen. ML verfasste das Manuskript, das von allen Autoren überarbeitet wurde.

Korrespondenz mit Mario Lanza.

Die Autoren geben an, dass keine Interessenkonflikte bestehen.

Nature dankt Deji Akinwande, Lain-Jong Li und den anderen, anonymen Gutachtern für ihren Beitrag zum Peer-Review dieser Arbeit.

Anmerkung des Herausgebers Springer Nature bleibt hinsichtlich der Zuständigkeitsansprüche in veröffentlichten Karten und institutionellen Zugehörigkeiten neutral.

Foto des von der Gießerei erhaltenen 200-mm-Wafers mit allen 2 cm × 2 cm großen Mikrochips aus CMOS-Schaltkreisen.

Querschnitts-TEM-Bilder der gewachsenen mehrschichtigen h-BN-Folie auf Cu. Die Schichtstruktur ist offensichtlich, obwohl sie lokale Defekte (d. h. Gitterverzerrungen) enthält, die während des CVD-Prozesses entstanden sind – sie stehen nicht im Zusammenhang mit dem FIB-Prozess, da unsere exfolierten Proben diese Merkmale nie zeigen. Diese nativen Defekte sind für die Beobachtung des memristiven Effekts notwendig. Die Maßstabsbalken (von oben nach unten) und 6 nm, 6 nm, 4 nm und 3 nm.

Elektronenenergieverlustspektroskopiesignal, das die korrekte Struktur des h-BN-Stapels auf dem CMOS-Mikrochip zeigt. Das Bild zeigt auch, dass die Titanelektrode eine bemerkenswerte Menge Sauerstoff aufnehmen kann. Dieser Sauerstoffpeak wird bei Verwendung von Gold- oder Silberelektroden nicht beobachtet.

Strom-Spannungs-Diagramme für verschiedene 1T1M-Zellen mit Au-Ti-h-BN-W-Memristoren mit einer lateralen Größe von 0,053 µm2. Die Diagramme wurden mit 75 % Transparenz gezeichnet, um den allgemeinen Trend hervorzuheben. Jeder Plot enthält 50 Zyklen oder mehr. Der erste Spannungsanstieg wird in blauer Farbe angezeigt; Es ist normalerweise isolierender als die anderen, was auf die Notwendigkeit eines Aktivierungsschritts hinweist, der das h-BN sanft abbaut und RS erzeugt. Es wird jedoch kein Filament vollständig gebildet (siehe Ergänzende Anmerkung 1).

Strom-Zeit-Diagramme für eine 1T1M-Zelle bei Verwendung unterschiedlicher Endspannungen des Reset-RVS. Es können mehrere stabile Leitfähigkeitsniveaus programmiert werden. Die Zusammensetzung der oberen Elektrode ist Au-Ti. Die angelegte Lesespannung beträgt 0,1 V. Wir haben die Beibehaltung einiger Zustände bis zu 7 Stunden und der Rest bis zu 200 Sekunden aufgrund der Laborverfügbarkeit gemessen. Die Geräte zeigen nach 7 Stunden in keinem gemessenen Zustand Anzeichen einer Leitfähigkeitsverschlechterung, obwohl eine typische Drift (weniger als 5 %) festgestellt wird, was akzeptabel ist. Nach Angaben der Semiconductor Research Corporation [V. Zhirnov, Decadal Plan for Semiconductors: New Trajectories for Memory and Storage, vorgestellt auf dem Non-Volatile Memory Technology Symposium 2022, 7.-11. Dezember, Stanford, USA], beträgt der Umsatz und die Lebensdauer nicht gespeicherter Bytes für Mehrfachspeicheranwendungen derzeit weniger als 15 Stunden, was bedeutet, dass keine Aufbewahrungszeit von mehr als 10 Jahren erforderlich ist. Ebenso sind die Anforderungen an die Retentionszeit für memristive elektronische Synapsen viel lockerer als bei den meisten elektronischen Speichern, und es wurde eine korrekte Funktion mit kurzen Retentionszeiten von wenigen Stunden behauptet [siehe Kuzum, D., Yu, S. & Wong , HP Synaptic-Elektronik: Materialien, Geräte und Anwendungen. Nanotechnologie 24, 382001 (2013)].

Werte von RHRS und RLRS abhängig von der Impulsamplitude des Schreib- und Löschvorgangs. Auch der Wert des RLRS/RHRS-Fensters kann auf diese Weise angepasst werden.

Spannungs- und Strom-gegen-Zeit-Diagramme, die den nichtflüchtigen bipolaren RS mit hoher zeitlicher Auflösung zeigen. Die Schaltzeit für den Set-Übergang beträgt 232 µs und die für den Reset-Übergang 783 ns.

Spannungs- und Strom-gegen-Zeit-Diagramme, die reproduzierbare nichtflüchtige bipolare RS in Geräten mit Au-Ti-, Au- und Ag-Oberelektroden zeigen. Die Betriebsspannungen und Schaltzeiten sind unterschiedlich und bieten ausreichend Flexibilität für den Betrieb in verschiedenen Regimen.

a,b, Schematische Darstellung und Strom-Zeit-Diagramm für „oder“- bzw. „Implikations“-Logikoperationen, die mit dem Crossbar-Array aus 1T1M-Zellen im hybriden 2D/CMOS-Mikrochip durchgeführt werden. Der Wert des Ausgangsstroms ändert sich abhängig von der Leitfähigkeit der Memristoren M1 und M2, die in jedem Segment des Diagramms als „00“, „01“, „10“ und „11“ angezeigt wird („0“ und „1“) „bedeutet niedrige bzw. hohe Leitfähigkeit).

Schematische Darstellung eines Mikrochips; Die Position unseres Memristors wird mit einem grünen Stern angezeigt. Unsere Memristoren sind in der letzten Metallisierungsschicht des BEOL integriert, wo häufig Au-Liner zum Einsatz kommen, und sehr weit entfernt von den Transistoren im FEOL. Darüber hinaus wird häufig auch das Bonden von Au-Drähten an den Sockel eingesetzt. Daher ist die Verwendung von Au-Elektroden der Memristoren für diese Art von Geräten/Schaltungen kein Problem. STI bedeutet „Shallow Trench Isolation“.

Diese Datei enthält ergänzende Abbildungen. 1–14, Tabellen 1–5 und Referenzen.

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Nachdrucke und Genehmigungen

Zhu, K., Pazos, S., Aguirre, F. et al. Hybride 2D-CMOS-Mikrochips für memristive Anwendungen. Natur 618, 57–62 (2023). https://doi.org/10.1038/s41586-023-05973-1

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Eingegangen: 04. März 2022

Angenommen: 17. März 2023

Veröffentlicht: 27. März 2023

Ausgabedatum: 01. Juni 2023

DOI: https://doi.org/10.1038/s41586-023-05973-1

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